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1.2.5D（2.xD）パッケージング

生成AIやADAS（先進運転支援システム）、5G通信といったアプリケーションの台頭に伴い、半導体にはさらなる高集積化、高機能化が求められている。このような需要に対応すべく、前工程での微細化と合わせて注目を集めているのが先端パッケージング技術だ。

先端パッケージング技術の1つとして、2.5D（2.xD）パッケージングが挙げられる。
パッケージ基板の上にインターポーザと呼ばれる中間基板を置き、これを介してSoCやメモリといった半導体チップを接続するものだ。
代表的なものとして、TSMCが「CoWoS（Chip on Wafer on Substrate）」という名称で実用化している。

2.5Dパッケージングにより、チップを分割してそれぞれ最適なプロセスで製造できるため、性能の向上やコストの低減などが可能となる

インターポーザには、シリコンや有機RDL（再配線層）などが用いられる。
有機インターポーザは、シリコンインターポーザに比べてコストを抑えられる点がメリットとなる。

TSMCはシリコンインターポーザを用いた「CoWoS-S」に加えて、RDLを用いた「CoWoS-R」や、小型シリコンチップとRDLをともにインターポーザに用いた「CoWoS-L」を開発している。

なお、シリコンインターポーザを用いたものを2.5Dパッケージング、有機インターポーザを用いたものを2.1Dまたは2.3Dパッケージングと呼ぶこともあるため、これらを総称して2.xDパッケージングや2.nDパッケージングといった名称を用いることも多い。

2.HBM

先述の2.5Dパッケージングでは、メモリチップにHBMが用いられることが多い。
HBMとはHigh Bandwidth Memoryの頭文字を取ったもので、高い帯域幅を有するDRAMを指す。
DRAMチップを垂直に積層し、TSV（Through Silicon Via：シリコン貫通電極）という技術を用いて接続するものだ。
JEDEC（半導体技術協会）により規格化されている。

2024年時点で実用化されているものとしては、HBM3が最新となっている。
HBM3はデータ転送速度が1ピン当たり6.4Gビット/秒となっており、前世代のHBM2と比べて倍増した。
また、チャネル数もHBM2の8チャネルから16チャネルに倍増している。

1層あたりのメモリ容量は8〜32Gビットで、4層、8層、12層のメモリ積層に対応。
Samsungが2024年2月に発表した「HBM3E 12H」は12層で、容量が36Gバイト、転送速度が1280Gバイト/秒に達した。

なお、SK Hynixが、TSMCと共同で次世代規格となるHBM4の開発を進める計画を明らかにしている。
SK Hynixは、HBM3Eでは同社独自の技術を用いてベースチップを製造していたが、HBM4ではTSMCのロジックプロセスをベースチップに採用する予定だ。
2026年の量産開始を目指す。

3.FOWLP

FOWLPとは、Fan-Out Wafer Level Packagingの頭文字を取ったものだ。
ウエハープロセスを用いてRDLを形成する工程を特徴としている。

チップの外側にRDLが拡張した構造となっているため、数多くの入出力数に対応可能。
また、パッケージ基板を用いないためチップを薄くできる、製造コストを低減できる、配線長が短くなることで信号の伝送速度を高速化できるといったメリットがある。

FOWLPは、2000年代よりInfineon Technologiesが「eWLB」という名称で実用化していた。
その後2016年に、TSMCが開発したFOWLP技術「InFO」をiPhoneのモバイルプロセッサに用いたことで、本格的に注目を浴びることとなった。
現在では、ASEやJCETといった大手OSATもFOWLPの受託を開始している。

なお、ウエハーレベル以上に大型のパネルレベルで同様のパッケージングを行う技術も開発されており、FOPLP（Fan-Out Panel Level Packaging）と呼ばれている。
FOPLPは、Samsungがスマートウォッチ「Galaxy Watch」のプロセッサ製造で実用化している。